| 描述 | IC CTRLR HDLC 256-CHANNEL 256BGA | 控制器类型 | HDLC 控制器 |
|---|---|---|---|
| 接口 | 串行 | 电源电压 | 3 V ~ 3.6 V |
| 电流 - 电源 | 500mA | 工作温度 | 0°C ~ 70°C |
| 安装类型 | 表面贴装 | 封装/外壳 | 256-BBGA |
| 供应商设备封装 | 256-BGA（27x27） | 包装 | 管件 |
摘要：介绍了利用ds31256的接收bert (误码率测试)功能实现分数级t1 (ft1)上环回或下环回检测(v.54)的方法，并给出了示例代码。 概述 这篇应用笔记介绍了利用ds31256的接收bert功能实现分数级t1 (ft1)上环回或下环回检测(v.54)的方法，详细说明请参考分数级t1.403附录b规范。所提供的算法和示例代码简化了ds31256最终用户的设计。 ds31256只有一个bert引擎，但有16个v.54引擎(每端口一个)。因此，当测试端口多于一个时，软件带宽必须能够处理多路复用技术。 算法 图1和图2所示流程图详细说明了上环回、下环回的操作流程。假设只有端口0查找ft1模板。基本算法设置bert查询上环回模板。同步后，这个算法检测并确保bert同步于可编程周期(例程中为0.6秒)，然后查找一个全“1”模板。下环回例程中采用相同的同步、检验，随后是全“1”模板。 本例中选择0.6秒周期确保bert同步，但这个时间周期必须根据sync_loop函数运行的快慢进行调整。 图1. ft1 (上环回与下环回)检测流程 图2 ...
