| 描述 | 保险丝 32A 415VAC/250V DC |
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io平面，以减小干扰管脚和被干扰管脚相应的信号环路面积。 图2：信号环路的示意图。 为*估本方法的有效性，我们对fpga i/o bank1 和bank2进行了两次测量，如图3所示。这两个bank中的所有i/o口都配置为电流强度12ma的lvttl 2.5-v接口，并通过50ω带状线与10pf的电容端接。 图3：i/o bank 1和i/o bank 2的管脚映射图。 在bank1中，管脚af30是被干扰管脚。在fpga设计中，将w24、w29、ac25、ac32、ae31和ah31这6个管脚通过编程设置为逻辑“0”，它们通过过孔连接到pcb的接地平面。u28、aa24、aa26、ae28和ae30这5个管脚则通过编程设置为逻辑“1”，并连接到pcb的vccio平面。其它68个i/o口以10mhz频率同时发生状态变换，因而是产生干扰的管脚。为了进行比较，bank2中没有将w24、w29、ac25、ac32、ae31、ah31、u28、aa24、aa26、ae28和ae30这些 i/o通过编程设置为接地脚或vccio脚，只是将其空置，其它68个i/o仍然同 ...
