您的位置:维库电子商城 > 半导体 > 分立半导体 > b1100
  • B1100

B1100

  • 制造商:Lite-On(Lite-On,Lite-On)
  • 二极管类型:肖特基
  • 安装类型:表面贴装
  • 宽度:2.92mm
  • 封装类型:SMA
  • 尺寸:4.57 x 2.92 x 2.4mm

参考价格

  • 数量单价
  • 25RMB0.93
  • 50RMB0.81
峰值反向电流5mA峰值反向重复电压100V
峰值正向电压0.79V峰值非重复正向浪涌电流0.03kA
引脚数目2整流器类型肖特基势垒
最低工作温度-55 °C最大连续正向电流1A
最高工作温度+150 °C配置
长度4.57mm高度2.4mm

“B1100”技术资料

  • 基于EmJTAG的ARM嵌入式系统调试工具

    tdrscan状态;◆ 使tms为1,产生1个tck信号,使tap控制器进入selectirscan状态;◆ 使tms为0,产生2个tck信号,使tap控制器进入shiftir状态;◆ 往tap控制器的指令寄存器移入jtag指令scan_n(b0010);◆ 使tap控制器退出shiftir状态,进入shiftdr状态;◆ 往扫描链选择寄存器移入b0001,选择扫描链1;◆ 使tap控制器退出shiftdr状态,进入shiftir状态;◆ 往tap控制器的指令寄存器移入jtag指令intest(b1100);◆ 使tap控制器退出shiftir状态,进入shiftdr状态;◆ 移入breakpt位,移入数据d31~d0(或移出数据d31~d0);◆ 使tap控制器退出shiftdr状态,进入selectdrscan状态。 (3) 扫描链2操作扫描链2也是一种测试数据寄存器,用于访问embeddedice宏单元的寄存器。扫描链2有38位,按扫描先后顺序依次为: embeddedice寄存器的d0~d31,embeddedice寄存器的a0~a4,读/写位。扫描链2操作的目的是读写em ...

  • USB设备控制器端点缓冲区的优化技术设计

    指针跳变情况如表1所示。 观察表1可知,当读指针为4’b0011时(二进制为4’b0010),此时比他多一个周期所对应的格雷码为4’b1111(二进制为4’b1010)。两者的高二位恰好相反,但低位完全相同。对比表1左右两列可知当读写指针相差一个周期即fifo满时对应的格雷码指针的最高两位相反,而低位则完全相同;当两者完全相等时对应为fifo的空状态。图3给出的是在设计的fifo的深度为8时,在modelsim中的仿真波形。由图3可知,当fifo从空到满时,对应的格雷码写指针为4’b1100,而同步后的读指针为4’b0000;当从满被读空时,读指针为4’b1100;由此可见仿真的fifo的空满信号与设计一致。 2 基于fifo结构的优化端点设计方案 2.1 基于新型fifo结构设计控制端点 上文已经论述过控制端点是一个双向传输的端点,但是在同一时刻只能是单向的数据传输。该端点主要是用于usb设备的枚举过程,主机发送一个信息包,设备负责回应一个信息包。对于该端点的设计现有的方案都是采用双fifo来实现双向传输的。一个fifo用以接收主机发送过来的数据包;另外一个fi ...

  • USB设备控制器端点缓冲区的优化设计

    指针跳变情况如表1所示。 观察表1可知,当读指针为4’b0011时(二进制为4’b0010),此时比他多一个周期所对应的格雷码为4’b1111(二进制为4’b1010)。两者的高二位恰好相反,但低位完全相同。对比表1左右两列可知当读写指针相差一个周期即fifo满时对应的格雷码指针的最高两位相反,而低位则完全相同;当两者完全相等时对应为fifo的空状态。图3给出的是在设计的fifo的深度为8时,在modelsim中的仿真波形。由图3可知,当fifo从空到满时,对应的格雷码写指针为4’b1100,而同步后的读指针为4’b0000;当从满被读空时,读指针为4’b1100;由此可见仿真的fifo的空满信号与设计一致。 2 基于fifo结构的优化端点设计方案 2.1 基于新型fifo结构设计控制端点 上文已经论述过控制端点是一个双向传输的端点,但是在同一时刻只能是单向的数据传输。该端点主要是用于usb设备的枚举过程,主机发送一个信息包,设备负责回应一个信息包。对于该端点的设计现有的方案都是采用双fifo来实现双向传输的。一个fifo用以接收主机发送过来的数据包;另外一个fi ...

  • 一种新型异步FIFO的设计

    [ asize:0]+(~rptr_bin[asize:0])+1'b1; end always @(water_level) begin case (water_level)3'b000: data_water_level=4 'b0010; //1/83'b001: data_water_level= 4'b0100; //1/43'b010: data_water_level= 4'b1000; //1/23'b011: data_water_level= 4'b1100; //3/43'b100: data_water_level= 4'b1110; //7/8 default:data_water_level=4'b1000; //1/2 endcase end //set the fifo_states always @(full_temp or empty_temp or data_num or data_water_level) begin if(empty_temp==1'b1) ...

  • Verilog HDL行为建模具体实例

    : led = 7'b0011001; // 44'b0101 : led = 7'b0010010; // 54'b0110 : led = 7'b0000010; // 64'b0111 : led = 7'b1111000; // 74'b1000 : led = 7'b0000000; // 84'b1001 : led = 7'b0010000; // 94'b1010 : led = 7'b0001000; // a4'b1011 : led = 7'b0000011; // b4'b1100 : led = 7'b1000110; // c4'b1101 : led = 7'b0100001; // d4'b1110 : led = 7'b0000110; // e4'b1111 : led = 7'b0001110; // fdefault :led = 7'b1000000; // 0 endcaseend endmodule 该模块实现模10 计数器的值到 7段码的译码。 至此,整个频率计数器的系统设计由4个模块(4个文件)我们已设计完毕。这就是hdl 的自顶向下的设计方式 ...

“B1100”DZBBS

b1100的相关型号: