| 描述 | 网络控制器与处理器 IC Dual ATM/Packet PHYs for DS3/E3/STS-1 |
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s31612、ds3168和ds3166的clad 在ds31612、ds3168和ds3166中，clad也由三个独立的pll单元构成。这些pll从参考时钟输入引脚(refclk)上的单一输入时钟产生多个时钟，用于传输时钟。为此，器件需要最多三种内部时钟，速率在ds3、e3和51.84。如果提供这三种频率中的一种作为参考时钟，另外两种可以被合成出来。ds31612、ds3168和ds3166支持77.76mhz和19.44mhz参考时钟频率(这一点与ds3161、ds3162、ds3163和ds3164不同)，从它可以产生所有三种内部频率。内部时钟可作为一个备选的端口发送时钟。 当使用clk45、clk34和clk52引脚作为时钟输入时，还可以禁止clad，由外部提供所有三个时钟。当clad被禁止，而端口又被配置为使用clad时钟作为发送时钟时，被配置为ds3、e3和cc52的端口将分别使用clk45、clk34和clk52上的时钟。当clad被禁止时，clk45、clk34和clk52引脚上的时钟频率对于电路功能并无影响。但是，为了满足某 ...
