| 描述 | IC CYCLONE FPGA 5980 LE 144-TQFP | LAB/CLB数 | 598 |
|---|---|---|---|
| 逻辑元件/单元数 | 5980 | RAM 位总计 | 92160 |
| 输入/输出数 | 98 | 门数 | - |
| 电源电压 | 1.425 V ~ 1.575 V | 安装类型 | 表面贴装 |
| 工作温度 | 0°C ~ 85°C | 封装/外壳 | 144-LQFP |
| 供应商设备封装 | 144-TQFP（20x20） | 其它名称 | 544-1058 |
列fpga 是设计的最佳选择。 altera 公司cyclone 系列中的ep1c3, ep1c6, ep1c12完全能够满足设计题目要求， 所以可以从这几种芯片里选择fpga.综合比较选择了ep1c6 系列的芯片， 这个系列中的ep1c6t 144c8 完全能够满足电子大赛的要求。而且ep1c6t 144c8 也支持sopc （ system on pr ogrammingchip） , 可以实现嵌入式的软cpu（ 如niosii 等） , 为嵌入式电子设计提供了又一种选择。所以在此选择ep1c6t144c8作为此设计的fpga 芯片。ep1c6t144c8 内部具有5 980个逻辑单元（ le） 、20 个m4k ram 块、92 160 位嵌入式ram、2 个锁相环、96 个i/ o 口， 支持as、jtag 下载， 采用tqfp144 封装形式。 1. 1. 2 fpga 电路板设计 ep1c6t144c8 是144 脚的fpga 芯片， 引脚分类及功能如下： （ 1） 电源引脚。使用3. 3 v 电压作为供电电源， 可以为满足各种数据传输标准的输出缓存器的提供电源， 也可以 ...
。 asi传输流可以发送不同数据速率的mpeg2数据，但传输速率恒定，为270mbps。因此asi可以发送和接收不同速率的mpeg2数据。asi传输系统使用分层结构描述，最高层、第2层使用mpeg-2标准iso/iec 13818-1，第0层和第1层是基于iso/ieo cd 14165-1的fc纤维信道。fc支持多种物理传输媒介，本方案选用同轴电缆传输。 2.2 dvb－asi信号发送系统结构 为了在编、解码器和传输设备之间能正确传递数据，本方案以fpga（altera公司的ep1c6t144c8）为核心器件，在spi和asi信号之间进行转换。原理如图1所示。其中，27mhz时钟作为系统时钟，为fifo、8b10b编码和并串转换提供时钟源信号。由于spi接口采用lvds电平传输数据，从db25-f头输入的并行信号，首先需要进行lvds->ttl电平转换，得到spi接口定义的data、psync、dvalid和clock并行信号。丢弃psync和dvalid信号，将data和clock信号直接连接到fifo的输入端。外部逻辑控制着fifo的读，从fifo读出的数据送给8b10b编码模 ...
定的时间间隔(125μs)发送数据，所以必须分配固定的总线带宽，有着高于异步传输的优先级，等时传输可用的最大带宽是整个带宽的80％。 根据协议的结构可以将1394协议分成事务层、链路层、物理层、总线管理层。链路层和物理层目前已经由硬件芯片实现。本设计主要针对芯片的应用，因此对协议本身不做太多介绍和研究。 2采集系统硬件设计 根据硬件的特点，设计了基于t1芯片组和fpga的ccd相机采集系统。系统结构如图1所示。 fpga选用altera公司的cyclone系列器件ep1c6t144c8，可以为ccd相机提供工作所需的驱动时序，同时接收经过a／d转换的ccd输出图像数据。 这里主要介绍1394接口的数据采集，fpga内部的ccd驱动逻辑暂时不介绍。本设计用于大量的数据的传输，因此使用tsb12lv32的dm端口来输入和输出数据。fpga与tsb12lv32的dm端口的逻辑电路如图2所示。 fpga内部采用异步fifo解决ccd输出数据频率和tsb12lv32采集频率不匹配的问题，写时钟由ccd输出位同步信号提供，写请求信号由fifo的满状态共同控制；读时钟由 ...
ep1c6t144c8！请问哪位大虾做过ep1c6t144c8，能不能发一份资料给我？谢谢？我的邮箱是：lyang_84@yahoo.com.cn. ...
那一位高手有ep1c6t144c8的资料呢？给我发一个吧 ：aoarm@163.com 谢谢 ...
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那位大哥有下面几个芯片的中文资料我现在急需以下三个片子的中文资料 cy7c68013 ad1674 ep1c6t144c8 ...
我也同意！ep1c6t144c8 ...
