| 描述 | IC ACEX 1K FPGA 10K 144-TQFP | LAB/CLB数 | 72 |
|---|---|---|---|
| 逻辑元件/单元数 | 576 | RAM 位总计 | 12288 |
| 输入/输出数 | 92 | 门数 | 56000 |
| 电源电压 | 2.375 V ~ 2.625 V | 安装类型 | 表面贴装 |
| 工作温度 | 0°C ~ 70°C | 封装/外壳 | 144-LQFP |
| 供应商设备封装 | 144-TQFP（20x20） | 其它名称 | 544-1064 |
摘 要：本文介绍了一个采用pld，利用max+plusⅱ和 ewb等开发工具，完成了功率因数精确测量的设计。其核心芯片是altera公司acex 1k系列的ep1k10tc144-3。关键词：可编程逻辑器件；max+plusⅱ；功率因数 引言在电力系统中，由于负载均为感性，网上电流和电压之间存在相位差，影响供电效率。因此，减少无功功率，提高功率因数，事在必行。目前一般是采用并联电力电容的方法来提高功率因数，但如果并联太多电容器，电流就会超前电压，所以，准确地测量相位时间差对提高功率因数是致关重要的，本设计就是基于上述原因提出的。考虑到pld集成度高、修改逻辑设计方便等优点，本设计采用pld来实现。 pld相位精确测量的设计方案在电网上，电流和电压均为50hz的正弦波，经放大整形后，以电流为时间基准，其波形如图1所示。在波形中，正脉冲宽度就是所要测量的i和v相位时间差δt。由于电网频率较低，采用单周期内测量相位时间差的方式，在检测中要考虑电压滞后和超前两种情况。pld相位检测器原理框图如图2所示。把波形中的正脉冲作为门控信号，控制闸门的启闭，将标准(晶振)时间信号作为计数脉冲，实现i和v相位时间差δt的 ...
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