供应EP1S20F484C5 altera(altera,altera) datasheet 嵌入式

产品属性关于altera(altera,altera)

“EP1S20F484C5”技术资料

基于FPGA的卷积码译码器的方案
此时将所有256个状态节点的路径度量值均减去16，这样就解决了溢出问题。根据各状态的路径度量值的最高比特位是0还是1就可判断其值是否大于等于16。 2.3 译码输出单元本设计译码输出单元采取截短译码算法。即译码到达一定深度时，就开始输出译码结果。该译码深度一般应不小于5倍卷积码的约束长度。本设计中译码深度取为45。译码输出采用任意状态判决准则。每个时刻将全0状态的幸存路径的最高比特位移出作为译码器输出。采用任意状态判决准则能降低硬件的复杂度。 3 仿真结果及分析采用ep1s20f484c5作为目标器件，将译码器用quartus2自带的编译器编译综合后的结果显示：该译码器共占用了14226个逻辑单元le，译码器的最高工作频率可达102mhz，其输出时延为47个时钟周期。文献[13]采用ram作为幸存路径的存储主体实现的（2，1，8）卷积码译码器，采用apexep20k200作为目标芯片时，共使用了2200个逻辑单元，和16块ram，译码器最高仅可支持40mhz的时钟，完成一步约束长度为9（256状态）的加、比、选操作需要132个时钟周期。内部的最高译码速度仅可达588kb/s。因此 ...