供应EP1S25F672C7 altera(altera,altera) datasheet 嵌入式

产品属性关于altera(altera,altera)

“EP1S25F672C7”技术资料

导航接收机中Farrow滤波器的设计与FPGA实现
能,从而极大的方便了程序的调试。因此,本文采用quartusii来编译仿真。该仿真的输入时钟clk_in为50mhz,输出时钟clk_out为25mhz。x[8..0]为输入数字信号,时间间隔为1/50mhz,另外,在仿真时还假定mu[7..0]为固定值,y为经过抽取滤波器后的输出值,时间间隔为1/25mhz。仿真结果证明:该设计完全可以实现抽样率由50mhz降为25mhz的速率转换。 2.3芯片选型和验证本导航接收机整个基带处理模块选用altera公司stratix系列的ep1s25f672c7芯片。该芯片采用1.5v内核,0.13um工艺,含有25660个逻辑单元,内嵌三种ram块(m512,m4k,mram),ram总容量为16kb,引脚为672个,最大可用i/o引脚为582个。经过编译,该滤波器仅占用305个逻辑单元,占整个逻辑芯片资源的2%。通过byteblastermv下载电缆适配程序到fpga中进行测试证明。其测试结果完全满足设计要求。 3结束语本文讨论了在导航接收机中采用软件无线电技术进行抽样速率变换的抗混叠滤波器的设计方法,采用该方法设计的基于farrow ...