| 描述 | IC APEX 20KE FPGA 400K 652-BGA | LAB/CLB数 | 1664 |
|---|---|---|---|
| 逻辑元件/单元数 | 16640 | RAM 位总计 | 212992 |
| 输入/输出数 | 488 | 门数 | 1052000 |
| 电源电压 | 1.71 V ~ 1.89 V | 安装类型 | 表面贴装 |
| 工作温度 | 0°C ~ 85°C | 封装/外壳 | 652-BGA |
| 供应商设备封装 | 652-BGA（45x45） | 其它名称 | 544-2094 |
理，在数据来到之时，分成四路，每一路做一个匹配滤波器，这样可以直接由每个码元对应的样点组成匹配滤波器。将四个匹配滤波器产生的相关值比较出最大值，再和后边门限比较，超过门限，即作为同步信号。同步提取的流程如图５所示。 ３ 仿真结果 同步相关峰的仿真（利用ｑｕａｒｔｕｓ２．１软件）如图６和图７所示，ｃｌｋ是输入时钟，ｉｎ是输入数据，ｓｃｌｒ是清零信号，ｏｕｔ是输出信号。 用ｑｕａｒｔｕｓ２．１软件编译适配，一片ａｐｅｘ ｅｐ２０ｋ４００ｅｂｃ６５２－１ｘep20k400ebc652-1x只用了百分之三十的逻辑单元就可以实现同步提取。 一个完整的帧同步系统的工作状态包括两种，即捕获状态和锁定状态，并且在一定条件下使它们互相间能自动切换。当帧同步信号捕捉到时，帧同步系统应立即由捕捉状态转换到锁定状态。同步提取完成后，只是完成了初始同步，即同步捕获，还要进行同步锁定，以防止假同步和漏同步的发生。限于篇幅，这儿仅仅讨论了初始同步的实现。 通过对帧同步提取的ｆｐｇａ实现可以看出，补码配对相减匹配滤波法是一个很有效的方法。它提供了一种将扩频码作为同步信息进而实现帧同步提取的方法，并且在很 ...
理，在数据来到之时，分成四路，每一路做一个匹配滤波器，这样可以直接由每个码元对应的样点组成匹配滤波器。将四个匹配滤波器产生的相关值比较出最大值，再和后边门限比较，超过门限，即作为同步信号。同步提取的流程如图５所示。 ３ 仿真结果 同步相关峰的仿真（利用ｑｕａｒｔｕｓ２．１软件）如图６和图７所示，ｃｌｋ是输入时钟，ｉｎ是输入数据，ｓｃｌｒ是清零信号，ｏｕｔ是输出信号。 用ｑｕａｒｔｕｓ２．１软件编译适配，一片ａｐｅｘ ｅｐ２０ｋ４００ｅｂｃ６５２－１ｘep20k400ebc652-1x只用了百分之三十的逻辑单元就可以实现同步提取。 一个完整的帧同步系统的工作状态包括两种，即捕获状态和锁定状态，并且在一定条件下使它们互相间能自动切换。当帧同步信号捕捉到时，帧同步系统应立即由捕捉状态转换到锁定状态。同步提取完成后，只是完成了初始同步，即同步捕获，还要进行同步锁定，以防止假同步和漏同步的发生。限于篇幅，这儿仅仅讨论了初始同步的实现。 通过对帧同步提取的ｆｐｇａ实现可以看出，补码配对相减匹配滤波法是一个很有效的方法。它提供了一种将扩频码作为同步信息进而实现帧同步提取的方法，并且在很 ...
