EP2C35F672C8

-1）的卷积窗wc 对输入样本加窗后，再将间隔为n的两数据平移相加生成n个数据y（n） （n=0,1,…，n-1），最后对y（n）进行fft 即得谱分析结果。 2 软硬件简介 在fpga开发过程中，常用的是vhdl和verilog hdl语言。vhdl语言比较适合做大型的系统级设计，而verilog hdl则适合逻辑级、门级设计。所以，考虑到两种语言各自特点，本文选用vhdl语言完成设计。 采用fpga实现apfft算法，对硬件资源要求较高，故开发芯片选择altera公司的ep2c35f672c8.该芯片内部包含有33 216个逻辑单元，105个m4k ram模块，以及18 bit×18 bit嵌入式乘法器。 软件选用altera公司开发的quartusii平台。该软件提供了丰富的开发工具供用户使用，可以完成代码输入、编译、仿真以及下载到芯片的全部功能。 3 apfft模块设计 本文所设计的apfft模块由三部分构成，分别为：地址发生模块、数据存储模块和fft运算模块。各个模块间的关系如图2所示。 3.1 地址发生模块 为了保证测试数据能够完整无误地输入 ...

bit的计数器模块0_ct、8 bit反相器模块以及8 bit trc校验器模块trc。每一轮运算的初始阶段，128 bit中间加密信息位c传输到0计数器模块0_ct，产生8 bit检验位，并通过反相器传输到trc校验器模块。同时128_reg寄存器输出数据，通过错误检测网络的0计数器0_ct产生8 bit检验位，两组校验位进行trc差分比较，输出结果z0、z1。 4 防护电路仿真与验证 为了检测设计的防护电路的可行性与性能，采用verilog硬件语言，选用altera 的ep2c35f672c8器件，使用quartusii软件对设计电路进行了综合与仿真验证。在不加错误检测电路与加入错误检测电路的情况下，对aes进行综合分析，结果如表1所示。 其中edn是指错误检测电路模块。从表中可以看出，防护电路占用资源比较少，只有709个逻辑单元，整个aes密码芯片的功耗只增加了18.22 mw，资源冗余增加不到整体资源的10 %，在设计抗故障攻击的电路时可以接受这样的防护电路。 仿真验证的过程中，为了更好地模拟故障攻击过程，对aes的中间存储顶层模块进行修改，引进了2个新的信号：c ...