| 描述 | IC STRATIX II FPGA 15K 484-FBGA | LAB/CLB数 | 780 |
|---|---|---|---|
| 逻辑元件/单元数 | 15600 | RAM 位总计 | 419328 |
| 输入/输出数 | 342 | 门数 | - |
| 电源电压 | 1.15 V ~ 1.25 V | 安装类型 | 表面贴装 |
| 工作温度 | 0°C ~ 85°C | 封装/外壳 | 484-BBGA |
| 供应商设备封装 | 484-FBGA（23x23） | 其它名称 | 544-1105 |
台，能满足脉内测频的要求，能进行远程通信，并有一定的移植型和升级性。 整个系统的工作机理是：操作人员通过上位机人机界面对该模块进行参数设置和功能选择，人机界面的设定值通过串口传输到单片机，单片机作为测量模块的控制部件，控制fpga完成相应的测量任务，fpga负责具体测频算法实现。测试完成后，测试结果通过单片机传送给上位机人机界面显示，两者通过rs232串口连接。整个设计中fpga内部的测频算法电路为核心电路。 3 fpga测频算法电路设计 采用altera公司stratixii系列ep2s15f484c5型fpga为核心控制单元。内部的测频算法电路主要包括pll输出时钟的走线、时序控制单元、数据处理单元。这些单元是实现测频算法的核心，需要将各单元按相互提供的接口在fpga内部进行连接，构成完整的测频模块，实现等精度测频功能。输入信号分别为10 mhz的时钟信号、脉冲包络信号和被测信号；输出信号为时钟计数值和ns被测信号计数值nx。 利用pll输出多路计数时钟，可在fpga内部通过pll级联的方式增大最大倍频数。首先利用epll将恒温晶振输入的10 mhz时钟倍频到50 mhz，传输给fpl ...
