| 描述 | IC MAX 3000A CPLD 256 208-PQFP | 最大延迟时间 tpd(1) | 10.0ns |
|---|---|---|---|
| 电压电源 - 内部 | 3 V ~ 3.6 V | 逻辑元件/逻辑块数目 | 16 |
| 宏单元数 | 256 | 门数 | 5000 |
| 输入/输出数 | 158 | 工作温度 | 0°C ~ 70°C |
| 安装类型 | 表面贴装 | 封装/外壳 | 208-BFQFP |
| 供应商设备封装 | 208-PQFP（28x28） | 包装 | 托盘 |
| 其它名称 | 544-1170 |
orks ide 1.0版(build 2 licensed copy)开发工具。要想获得crossworks ide工具，请联系rowley associates limited或访问其网站。 i²c ip核外设接口的实现 di2cm i?c ip核(由digital core design开发)广泛用于许多cpld和fpga器件。di2cm i?c ip核将并行接口转换为i²c接口，并可支持主机真正工作在3.4mhz的hs模式。图4应用电路中，altera2 epm3256aqc208-10 cpld包含di2cm ip核。此电路需要使用40mhz晶体(u3)以支持1.7mhz和3.4mhz的hs模式。带有输出使能的3态逻辑缓冲器使di2cm ip核可以在scl线上产生有源上拉，以满足hs模式下i?c通信的要求。逻辑反相门电路u5、u6和u7用于实现高电平有效和低电平有效的内存映射的并行接口。 图4. 按照电路所示配置，altera epm3256aqc208-10 cpld中的di2cm ip核能够实现hs模式的i²c主机 hsi2c_ip_core ...
