| 描述 | IC MAX 7000 CPLD 128 100-TQFP | 最大延迟时间 tpd(1) | 10.0ns |
|---|---|---|---|
| 电压电源 - 内部 | 4.75 V ~ 5.25 V | 逻辑元件/逻辑块数目 | 8 |
| 宏单元数 | 128 | 门数 | 2500 |
| 输入/输出数 | 84 | 工作温度 | 0°C ~ 70°C |
| 安装类型 | 表面贴装 | 封装/外壳 | 100-TQFP |
| 供应商设备封装 | 100-TQFP（14x14） | 包装 | 托盘 |
| 其它名称 | 544-1211 |
，来监测cpld、ad676等的工作和判断损坏与否。通过处理器的配合就使cpld支持系统的在线自检，解决了以往类似设计中存在错误而处理器又无法进行故障定位的问题。图4 2 系统仿真和验证 以上设计用vhdl语言描述完成后，首先在active-hdl5.1环境下进行编译、综合、适配后再时序仿真；但这只是纯逻辑验证，此时时序仿真图中没有包含任何硬件延迟信息。结果正确后，在max+plusii 10.0环境下进行编译、综合、适配后，再进行时序仿真验证。由于考虑了硬件因素，选择max7000s系列的epm7128stc100-10器件后，该器件的摆率位turbo bit必须选中，否则在高速时钟输入时，maxplus的仿真结果不正确。图4即为在maxplus下的时序仿真结果，模拟40 mhz的cpld时钟输入和主处理器50ns的外部存储器访问周期，可以达到ad676的最快转换速度。实际电路也验证了这一点。 考虑到cpld也完成系统的一部分译码功能，此时，maxplus所产生的报告文件表明资源利用情况，如表1所列。在文章的最后详细给出了状态机模块的时序电路的vhdl设计程序。表1 逻辑阵列块 逻辑单元 ...
