| 描述 | IC MAX 7000 CPLD 160 160-PQFP | 最大延迟时间 tpd(1) | 6.0ns |
|---|---|---|---|
| 电压电源 - 内部 | 4.75 V ~ 5.25 V | 逻辑元件/逻辑块数目 | 10 |
| 宏单元数 | 160 | 门数 | 3200 |
| 输入/输出数 | 104 | 工作温度 | 0°C ~ 70°C |
| 安装类型 | 表面贴装 | 封装/外壳 | 160-BQFP |
| 供应商设备封装 | 160-PQFP（28x28） | 包装 | 托盘 |
作为trdy）。接收方可在适当时间发出它的xrdy信号。frame信号有效后的第一个时钟上升沿是地址周期的开始，此时传送地址信息和总线命令。下一个时钟上升沿即是一个（或多个）数据周期的开始，每当irdy和trdy同时有效时，所对应的时钟上升沿，数据可以在主、从设备之间传送。在此期间，可由主设备或从设备分别利用irdy和trdy的无效而插入等待周期。pci总线的读写时序如图6所示。 本设计采用verilog语言来进行编程，在maxpluse ii仿真平台上进行仿真，采用的电中是altera公司的epm7160sqc160-6。pci接口控制部分的仿真结果如图7所示。 530)this.width=530" border=0> 3 结束语 本文提出一种采用可编程逻辑器件和a/d转换器组成的高速数据采集卡的设计方案，该采集卡只用两块主体电路，因而结构简单，可以直接插入pc，适用于智能仪器和其他需要高速数据采集的场合。如果在该采集卡前置处理部分增加通道转换和可控放大部分，则该采集卡的功能将更加完美。 来源:xiangxueqin ...
作为trdy）。接收方可在适当时间发出它的xrdy信号。frame信号有效后的第一个时钟上升沿是地址周期的开始，此时传送地址信息和总线命令。下一个时钟上升沿即是一个（或多个）数据周期的开始，每当irdy和trdy同时有效时，所对应的时钟上升沿，数据可以在主、从设备之间传送。在此期间，可由主设备或从设备分别利用irdy和trdy的无效而插入等待周期。pci总线的读写时序如图6所示。 本设计采用verilog语言来进行编程，在maxpluse ii仿真平台上进行仿真，采用的电中是altera公司的epm7160sqc160-6。pci接口控制部分的仿真结果如图7所示。图73 结束语 本文提出一种采用可编程逻辑器件和a/d转换器组成的高速数据采集卡的设计方案，该采集卡只用两块主体电路，因而结构简单，可以直接插入pc，适用于智能仪器和其他需要高速数据采集的场合。如果在该采集卡前置处理部分增加通道转换和可控放大部分，则该采集卡的功能将更加完美。 来源:xiangxueqin ...
