LB10

，所以还要有一个驱动模块来使控制信号有足够的驱动能力。由以上分析，整个load aligner模块的框图如图2所示。其中，控制模块采用自动布局布线生成，而驱动模块和数据通道模块均采用全定制设计。 功能验证对此模块的rtl代码和所设计的电路分别进行了功能验证。设从dcache取出的32位数据用十六进制表示为aabbccdd，对表3中的所有指令进行测试。图3所示的波形图就是依次测试指令lw、lh00、lhu00、lh10、lhu10、lb00、lbu00、lb01、lbu01、lb10等的结果。可以看出，结果与表3完全吻合。说明所设计的电路满足设计目标，可以实现所要求的所有指令。 电路仿真根据图1可以看出，从符号选择信号sandz<4:0>到输出的路径为最长路径，我们选取这条路径进行仿真，并考虑在0.18μm时线电阻电容对时延的影响，用hspice确定了所需器件的尺寸。仿真结果如图4所示。上升时时延为0.52ns，下降时时延为0.47ns，均满足小于0.7ns 的要求。 结论 在cpu中，load aligner ...

cell，所以还要有一个驱动模块来使控制信号有足够的驱动能力。由以上分析，整个load aligner模块的框图如图2所示。其中，控制模块采用自动布局布线生成，而驱动模块和数据通道模块均采用全定制设计。 功能验证 ---对此模块的rtl代码和所设计的电路分别进行了功能验证。设从dcache取出的32位数据用十六进制表示为aabbccdd，对表3中的所有指令进行测试。图3所示的波形图就是依次测试指令lw、lh00、lhu00、lh10、lhu10、lb00、lbu00、lb01、lbu01、lb10等的结果。可以看出，结果与表3完全吻合。说明所设计的电路满足设计目标，可以实现所要求的所有指令。 电路仿真---根据图1可以看出，从符号选择信号sandz<4:0>到输出的路径为最长路径，我们选取这条路径进行仿真，并考虑在0.18μm时线电阻电容对时延的影响，用hspice确定了所需器件的尺寸。仿真结果如图4所示。上升时时延为0.52ns，下降时时延为0.47ns，均满足小于0.7ns 的要求。 结论 ---在cpu中，load aligner模块是dcache和数据 ...

如图2所示。其中，控制模块采用自动布局布线生成，而驱动模块和数据通道模块均采用全定制设计。 功能验证 对此模块的rtl代码和所设计的电路分别进行了功能验证。设从dcache取出的32位数据用十六进制表示为aabbccdd，对表3中的所有指令进行测试。图3所示的波形图就是依次测试指令lw、lh00、lhu00、lh10、lhu10、lb00、lbu00、lb01、lbu01、lb10等的结果。可以看出，结果与表3完全吻合。说明所设计的电路满足设计目标，可以实现所要求的所有指令。 电路仿真 根据图1可以看出，从符号选择信号sandz<4:0>到输出的路径为最长路径，我们选取这条路径进行仿真，并考虑在0.18μm时线电阻电容对时延的影响，用hspice确定了所需器件的尺寸。仿真结果如图4所示。上升时时延为0.52ns，下降时时延为0.47ns， ...