| 描述 | 网络控制器与处理器 IC Sgl ATM/Packet PHYs for DS3/E3/STS-1 |
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寄存器地址：(0, 2, 4, 6)44h bit 3: clad发送时钟源控制(cladc)。 该位用于选择clad时钟作为内部发送时钟源。该位的功能还和其他控制位的设置有关。 0 = 允许使用clad时钟做为发送时钟。 1 = 不采用clad时钟作为发送时钟(如果没有使能环回，由tclkin提供时钟源)。 配置ds31612、ds3168和ds3166的clad 在ds31612、ds3168和ds3166中，clad也由三个独立的pll单元构成。这些pll从参考时钟输入引脚(refclk)上的单一输入时钟产生多个时钟，用于传输时钟。为此，器件需要最多三种内部时钟，速率在ds3、e3和51.84。如果提供这三种频率中的一种作为参考时钟，另外两种可以被合成出来。ds31612、ds3168和ds3166支持77.76mhz和19.44mhz参考时钟频率(这一点与ds3161、ds316 ...
