供应EP1K30QC208-2 altera(altera,altera) datasheet 嵌入式

产品属性关于altera(altera,altera)

“EP1K30QC208-2”技术资料

基于FPGA的二-十进制转码器设计
计根据二-十进制（bcd）转码算法，使用上文2.2.1中得到的4 bit、5 bit和6 bit三种二-十进制转码单元模块，构造出7 bit、10 bit和12 bit二-十进制（bcd）转码器结构，如图4所示，转码单元模块的多余输入端接地，多余输出端悬空。 3 二-十进制（bcd）转码器的设计验证本文使用quartus ii 6.0（full version）开发工具，对于图4所示的3个混合模块构建的二-十进制（bcd）转码器，在altera公司的fpga（altera ep1k30qc208-2）芯片上分别进行了设计验证，验证结果完全达到设计预期。其中12 bit二-十进制（bcd）转码器的功能仿真和时序仿真结果如图5所示。在完全相同的软硬件验证环境下，把图4所示的转码器设计和使用中规模集成电路ip核（sn74185a）实现的7 bit、10 bit和12 bit的转码器进行了性能对比，验证结果进一步表明了这种采用混合模块构建二-十进制（bcd）转码器的行之有效性；表1所示为采用这两种构建方法得到的7 bit、10 bit和12 bit转码器的验证结果对比。 ...