| 描述 | IC CYCLONE II FPGA 20K 484-FBGA | LAB/CLB数 | 1172 |
|---|---|---|---|
| 逻辑元件/单元数 | 18752 | RAM 位总计 | 239616 |
| 输入/输出数 | 315 | 门数 | - |
| 电源电压 | 1.15 V ~ 1.25 V | 安装类型 | 表面贴装 |
| 工作温度 | 0°C ~ 85°C | 封装/外壳 | 484-BGA |
| 供应商设备封装 | 484-FBGA（23x23） | 配用 | P0528-ND - BOARD DEV DE1 ALTERA544-1736-ND - CYCLONE II STARTER KIT EP2C20N |
| 其它名称 | 544-1363EP2C20F484C6-ND |
ibis模型进行仿真来保证设计中信号的完整性，我们将信号分为3类，第一类，由fpga到ddr sdram的时钟差分信号；第二类，由fpga到ddr sdram的控制线；第三类，fpga与ddr sdram之间的双向传输线。对三类ibis模型的herperlinx仿真如图4： 通过仿真我们可以确定3类信号线中带状线和微带线板厚，铜厚，以及信号线的线宽，线长等参数。 3 fpga对ddr sdram的控制 本设计中使用的fpga是altera公司的cyclone ii系列的ep2c20f484c6。对内存条的工作模式设置为bl=4，cl=3，如图7为fpga对ddr sd-ram的控制模块框图。 其中，clkin为外部输入的时钟信号，为了使fpga到ddr sdram的两对时钟信号的质量尽量好，使用fpga内部的两个锁相环输出差分时钟信号。为了保证锁相环输出的两路差分信号相位一致，在设计pcb时我们使晶振输出到fpga两个pll输入的布线距离相等，为了保证两个锁相环输出信号到达ddr sdram接口时相位一致，由fpga锁相环输出到ddr sdram的接口布线长度相等。 ...
