| 描述 | IC MAX 7000 CPLD 256 100-TQFP | 最大延迟时间 tpd(1) | 10.0ns |
|---|---|---|---|
| 电压电源 - 内部 | 3 V ~ 3.6 V | 逻辑元件/逻辑块数目 | 16 |
| 宏单元数 | 256 | 门数 | 5000 |
| 输入/输出数 | 84 | 工作温度 | 0°C ~ 70°C |
| 安装类型 | 表面贴装 | 封装/外壳 | 100-TQFP |
| 供应商设备封装 | 100-TQFP（14x14） | 包装 | 托盘 |
| 其它名称 | 544-1217 |
如何用vhdl实现这个简单的时序？要求，nwe为clk延时12ns生成就可以，addr由clk的下降沿开始输出就可以，最好有个10ns以内的延时最好！下面我自己写的这个程序用 epm7256aetc100-10的仿真结果，好像不大符合，请教高手指点，谢谢！library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--************************************************************entity ws isport( clk: in std_logic; nwe: out std_logic; addr: out std_logic_vector(7 downto 0) );end ws;--************************************** ...
